文 | 半体产业纵横玉林铝皮保温工程

跟着 AI 大模子历练与理需求合手续爆发，算力芯片的能瓶颈已从计较单位转向存储带宽，HBM 带宽内存成为制约端 AI 硬件迭代的中枢要津。在 HotChips 2026 端芯一霎间大会上，环球两大存储龙头三星、SK 海力士蚁集浮现了 HBM4 下代时间演进门道，破了行业沿用多年的 HBM 迭代逻辑。

相较于过往单纯擢升 DRAM 速度与堆叠层数，新代 HBM4 架构转向 Base Die 逻辑工艺升、混杂键合 3D 堆叠、EMIB 异构混杂封装三大革命向。时间迭代的背后，是 HBM 从单存储器件向"存储 + 逻辑 + 封装 +IP+EDA "体化系统的转型。

01 从颗粒提速到系统化，HBM 的演进逻辑发生切换

在此前 HBM3、HBM3E 的迭代周期中，行业时间升逻辑相对固定，中枢化蚁集在 DRAM 存储颗粒自身，通过擢升单颗粒传输速度、加多堆叠层数、化微凸点互联结构，已矣全体带宽的稳步擢升。在此体系下，底部 Base Die 仅承担简短的信号转接、电源分派与测试扶助，充任被迫信号桥梁角。工艺架构始终沿用老练存储养殖工艺，需大范围迭代，扫数这个词 HBM 居品的时间壁垒与产能瓶颈，蚁集在 DRAM 制造步地。

但跟着 AI 算力需求指数增长，传统迭代模式的旯旮应快速递减。带宽场景下，单纯擢升 DRAM 速度会带来严重的信号串扰、功耗激增、时序偏移等问题，二维平面的化一经法适配大算力负载。针对这行业痛点，本届 HotChips 2026 大会上，三星与 SK 海力士同步开释全新时间念念路，明确 HBM4 时间的中枢冲突点不再是存储颗粒，而是底层 Base Die 的系统重构。

两大厂商在时间案上酿成明互异化门道。三星在 HotChips 演讲中浮现，其 HBM4/HBM4E 居品 Base Die 接管自 4nm 逻辑工艺，CDie 使用 1c DRAM 节点，引脚速度达到 11.7Gbps，可进取拓展至 13Gbps，单堆栈带宽可达 3.3TB/s。通过逻辑工艺的密度晶体管势，Base Die 可集成能的 PHY 电路、信号纠错模块与电源管理单位，大幅化速信号完满，处治带宽下的时序深广问题。与此同期，三星在架构设想中明确，将部老实存箝制逻辑下千里至 Base Die，有开释 GPU 端的硅单方面积，为算力单位扩容提供空间。

SK 海力士则接管单干阿谀的迭代模式，遴荐与台积电合作，Base Die 接管台积电 12nm 逻辑工艺，相较于三星的全自研逻辑架构，SK 海力士的案在意量产沉静，通过化 Base Die 的供电网罗与热传结构，适配 12 层乃至 16 层堆叠架构的散热与负载需求。两种门道的互异化布局玉林铝皮保温工程，意味着 HBM4 的 Base die 里面逻辑架构不再统，不同厂商的居品在工艺、能、适配场景上酿成互异，为后续供应链适配与芯片设想迭代加多了全新难度。

将 Base Die 切换逻辑工艺带来多重收益。逻辑工艺不错已矣晶体管密度，PHY 电路的信号完满、功耗箝制得到化，大约承载 HBM4 翻倍之后的 2048 位 I/O 位宽。同期 Base Die 裕如的芯单方面积，给近存计较带来硬件空间，HBM 不再只是当作数据容器，不错在存储里面完成简短的数据预处理，缓解冯・诺依曼架构的数据搬运压力。但代价相同著，HBM 不再是存储厂不错闭环完成的居品，逻辑代工产能、IP 设想智力、跨工艺协同仿真，一起变成 HBM 量产的料理要求。DRAM 厂商需要和逻辑代工场度协同，设想、考证、流片周期被拉长，供应链复杂度成倍飞腾。

02 多重封装门道并行

HotChips 2026 开释的另个要津信号，HBM 的系统集成封装门道正在走向多元化，台积电的 CoWoS 不再是唯解，混杂封装案登上舞台，同期堆叠里面键合时间向混杂键合 3D 堆叠过渡。

SK 海力士在演讲中说明，正在评估英特尔 EMIB 镶嵌式硅桥时间，用于 HBM4 与算力芯片之间的 2.5D 系统集成。传统 CoWoS 依靠整块大面积硅中介层完成 GPU 与 HBM 之间一起信号互连，能异，但中介层资本昂，同期受光刻机光罩尺寸限度，产能扩展难度大，环球 CoWoS 的产能始终处于供不应求情景，头部客户先锁定产能，其余厂商拿产线需要永劫候列队。EMIB 覆没整片硅中介层，只在芯片信号交互的局部镶嵌小型硅桥，有机基板承担大部散布线，局部硅桥完成密度速信号传输。这套案不错缩小封装资本，冲突光罩尺寸限度，管道保温施工已矣大范围多芯片集成，谷歌 TPU 一经将 EMIB 纳入下代案选型清单。

但 EMIB 并不虞味着径直替代 CoWoS。EMIB 的局部硅桥在密度信号场景下，信号损耗、电源完满依旧和全硅中介层存在差距。SK 海力士的定位，是把 EMIB 当作迫切补充门道，而不是全盘替代。端历练芯片依旧会先沿用 CoWoS，中端理、大算力加快器不错使用 EMIB 案缓解封装产能压力，酿成双门道并行的风景。

而 HBM 堆叠里面，也等于多层 DRAM Die 之间的键合时间，正处在从 MRMUF 向混杂键合过渡的周期。现阶段 HBM4 量产版块，主流依旧使用 MRMUF、TCNCF 热压键合案，依靠微凸点已矣层间互连。但跟着堆叠层数冲向 16 层，微凸点的间距、热阻、功耗巩固抵达物理限。混杂键合（Hybrid Bonding）相较于 MR-MUF 工艺，不仅能使中枢芯片厚度加多 24，将 TSV 间距松开至 18 微米以下，还能在加多堆叠层数的情况下，将热阻大幅缩小 35，瞻望该时间早落地于 HBM5，面向 16 到 20 层及以上堆叠。

不外，混杂键合当今还处在小批量考证阶段，良率箝制、建筑资本、薄晶圆处理王人存在挑战，2026 年不会大范围商用，行业多半预期 20272028 年 HBM4E 迭代版块、HBM5 世代才会迎来混杂键合范围化落地。

这也栽培了现时 HBM 产业绝顶荒谬的时间过渡形貌：新代 HBM4 居品，外部系统集成当先开启 EMIB 异构封装的多元化探索，缓解端封装产能压力；里面 DRAM 堆叠依旧遵守 MRMUF 老练热压工艺保险量产沉静，混杂键合仅作念前置预研布局。多重时间门道同步进、新旧工艺交叉并存，大幅放大了现阶段 HBM4 时间选型的不细目。

除此除外，热管理认真成为堆叠 HBM 绕不开的中枢卡点。16 层堆叠架构让 HBM 全体热负荷大幅攀升，热量堆积会径直致带宽降频、能法满跑。针对这痛点，两厂商已拿出互异化处治案：SK 海力士出 IHBM 内置热组件案，通过在 HBM 的 D2D PHY 区域镶嵌热且电缘的冷却组件，构建用散热旅途，可稀零缩小 30 以上的热阻，擢升系统的运转沉静；三星则为远期 HBM5 居品预备铜散热通路设想，从硬件结构层面破解堆叠的散热坚苦。不错明确的是，畴前堆叠 HBM 居品的能上限，不再单纯取决于带宽与速度参数，而是由热管贤慧力径直决定。

03 IP 与 3D EDA 成为 HBM4 隐形中枢门槛

如今，HBM4 的中枢壁垒不单是制造、封装，而是一经蔓延至速 IP 与异构 EDA 器用链两大软实力步地，成为现时产业容易被淡薄、却要津的卡点。跟着 HBM4 接口速度冲突 9Gbps、IO 位宽翻倍扩容，速 PHY、SerDes 接口 IP 的设想难度呈指数飞腾。

速 IP 并非简短的电路设想，需要度适配 DRAM 颗粒特、Base Die 逻辑架构、封装布线结构，完成信号完满、电源完满的长入仿真调试。现时环球老练量产 HBM4 速 IP 资源度蚁集，少数外洋头部厂商凭借多年流片累积，把持了主流算力芯片的 IP 配套市集。关于中小算力设想企业与新兴供应链厂商而言，法得到老练速 IP，就法适配 HBM4 架构，径直酿成严苛的行业准入壁垒。

与此同期，3D 异构 EDA 器用链的短板，跳跃放大了 HBM4 的落地难度。HBM4 属于典型的多工艺、多裸片异构集成系统，逻辑基底、存储堆叠、硅桥 / 中介层封装分属不同工艺体系，传统二维分立 EDA 器用法完成跨裸片、跨工艺的协同仿真。在三维堆叠场景下，电学、热学、力学应互相耦合，单步地的仿真偏差，王人会致全体设想料理失败。

现时行业主流设想进程存在明割裂问题，前端逻辑设想、中端物理已矣、后端封装仿真数据法互通复用，迭代资本。HotChips2026 明确指出，HBM4 的范围化落地，度依赖体化 3DIC 协同设想器用链，可已矣设想、工艺、封装、多物理场仿真全进程联动。EDA 器用的适配智力、速 IP 的调试兼容，径直决定 HBM4 的量产良率与能上限，亦然现阶段中小厂商难以冲突的中枢时间壁垒。

全体来看，本届大会完满勾画出 HBM 产业的全新进化旅途：告传闻统单点硬件迭代模式，迈入架构、封装、工艺、软硬件生态协同升的系统竞争时间。三星、SK 海力士的互异化时间门道，破了行业始终的行径化姿首，新旧工艺始终共存、场景化时间分层、系统智力决胜，将成为畴前 2-3 年 HBM 赛谈的中枢发展常态，改写 AI 存储产业的竞争轨则。联系人：何经理相关词条:管道保温     塑料管材生产线     锚索    玻璃棉毡    PVC管道管件粘结胶

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