AI大模子正以惊东说念主的速率迭代。存储与带宽的增速，远远追不上模子推广的脚步。这就是困扰行业已久的“内存墙”问题。辣手的是，面前主流的2.5D封装（如台积电CoWoS）技能是单平面扩展，布局布线资源受限，集成密度低，在AI算力的场景下，芯单方面积法高出压缩。

当横向扩展难觉得继，“进取助长”的3D堆叠技能就成为了势必遴荐。关于国产AI芯片而言，3D堆叠技能不错在工艺产能受限、端HBM供给不畅的产业实际下，3D堆叠提供了条以“空间换能”、绕过部单干艺阻滞的可行说念路。

01

封装技能从“平面铺砖”到“立体盖楼”

在封装域，2.5D封装通过在硅中介层上集成多个裸die，竣事了芯片之间的速互连和短距离通讯。硅中介层频繁汲取硅通孔（TSV）技能竣事垂直互连，具有密度、能的互连特，不错大大提系统的全体能。

3D堆叠技能通过芯片堆叠或封装堆叠，举例汲取硅通孔或羼杂键合技能，以增多、提集成密度、编造封装本钱，并因编造互连长度而有助于普及驱动速率。通过3D堆叠，不错将2.5D封装华夏本平铺在不同芯片上的单位，如洽商逻辑、存储阵列、I/O接口在垂直维度上进行物理叠层与电气互连，从而荆棘平面集成的物理限。

3D封装与3.5D封装便汲取了3D堆叠技能。3D封装技能通过将多个裸芯片（Bare Die）进行垂直堆叠，并借助硅通孔和微凸块等互连技能竣事层间通讯，从而荆棘了传统平面集成的物理放弃。这种架构地面编造了电子传输旅途，在著编造传输蔓延与功耗的同期，竣事了的互连带宽和封装密度。3.5D封装则是在3D垂直堆叠的基础上，再引入2.5D硅中介层（Interposer）进行横向扩展，形成“立体+平面”的复合架构。

面前国内主流AI芯片，如寒武纪、昆仑芯、壁仞科技、天数智芯等基本齐通过2.5D封装技能将GPU/AI洽商芯粒与HBM存并列互连，诈骗硅中介层（Interposer）和RDL（重布线层）构建密度互连收罗。但这种存外挂案带宽巨额仅1–4TB/s，且受限于平面面积，集成密度和互连带宽已接近物理限。

02

巨头：3D堆叠和3.5D已迈入量产阶段沧管道保温施工

半体巨头早已布局3D/3.5D，部分居品已干预量产录用阶段。

2023年，AMD发布了Instinct MI300系列AI加快器，这是款汲取3.5D封装技能并竣事量产的芯片居品。AMD将其技能描述为3D堆叠GPU和I/O芯片通过羼杂键合会通，并与规范2.5D封装相蚁合。AMD的3.5D封装案会通了台积电的CoWoS（2.5D硅中介层）和SoIC（3D羼杂键合）技能，通过Cu-Cu羼杂键合将GPU/CPU芯片垂直堆叠在I/O芯片之上，再依托CoWoS硅中介层与HBM3内存并列互连。

2024年12月，博通公司次公开垦布了业界个3.5D XDSiP（eXtreme Dimension System in Package）封装平台。其蚁合了2.5D技能和汲取Face-to-Face（F2F）靠近面技能的3D-IC集成。该平台的中枢是Face-to-Face(F2F)堆叠技能，汲取凸块羼杂铜键合(HCB)径直承接辗转芯片的顶层金属，竣事了辗转两层芯片顶部金属层的径直承接。比拟传统的靠近背（F2B）技能，F2F需依赖硅通孔，可让信号承接数目增多7倍，将芯片间界面的耗电量编造90，并减少3D堆叠内运算、内存和I/O元件间的蔓延时辰。2026年已录用业界款基于XDSiP的2nm定制洽商SoC给富士通，用于AI算集群。

英特尔的的EMIB 3.5D封装技能将EMIB 2.5D（镶嵌式硅桥横向互连）与Foveros Direct 3D（羼杂键合垂直堆叠）蚁合，撑抓多种芯片异构天真集成，兼容UCIe行业规范。英特尔数据中心GPU Max系列 SoC即是诈骗EMIB 3.5D造的英特尔有史以来复杂的量产型异构芯片，内含千亿个晶体管、47个主动模块和5个制程节点。

近通的带宽洽商（HBC）技能汲取立异的用近存洽商架构，通过3D堆叠硅基管束案将洽商与速带宽内存相会通，管束AI洽商中的数据搬运瓶颈。搭载代HBC技能的AI250，单卡可竣功绩界先的133TB/s带宽速率，与汲取LPDDR5X的AI200比拟，有内存带宽普及18倍；搭载二代HBC技能的AI300高出竣事路线式能跃升，有内存带宽较AI200普及54倍。

03

国产AI芯片集体遴荐3D堆叠

靠近巨头在3D堆叠和3.5D封装上的先布局，以及国内工艺产能和端HBM供给受限，国产AI芯片厂商正积探索通过3D堆叠技能，将存储单位和洽商单位垂直集成。

紫光集团的紫弦架构以3D DRAM为中枢，创3.5D异质异构集成案，设备保温施工存储带宽可达30TB/s。其PNM近存洽商口头下访存蔓延多编造至1/18，模拟仿真示同等算力下Token朦拢率较英伟达B200系列出1.5-2倍，且可基于国内供应链限制化量产。

清微智能下代AI芯片汲取3.5D异构堆叠，竣事可重构洽商芯粒与DRAM存储芯粒的三维垂直堆叠，通过“洽商芯粒+存储芯粒”的垂直集成，在工艺受限要求下，以架构立异调换能跃升。其二代 3D 可重构芯片荆棘汲取3D存算体+四芯Chiplet集成技能，将传统芯片2D平面单车说念传输口头，升为“算力4车说念+4层存储架”的立体架构，大幅普及数据朦拢率与算力密度，在能、能、天真上形成著势。

算苗科技旗底下向大模子理的3D TokenPU芯片A4E已于6月15日认真流片，竣事依托国产供应链、汲取3D羼杂堆叠架构的大模子用处理器落地。代居品A4E将8层存储晶圆垂直堆叠在洽商逻辑晶圆上，通过硅通孔（TSV）与凸点（bump）技能竣事微米互联，将传统芯片间的“毫米”传输距离压缩两个数目，带来16TB/s的大访存带宽，有缓解数据饥饿问题。

云天励飞秘书正在研发的理芯片引入3D堆叠存储架构：汲取3D堆叠存储架构，以得到带宽与低走访时延，荆棘“内存墙”，普及理率。

前身为快手集团的异构洽商与芯片功绩部的凌川科技下代芯片已于本年4月完成流片，汲取宇宙产3D堆叠技能，创3D近存架构，针对散热、致、可靠等行业瑕玷痛点作念了项化设想。其款芯片SL200已累计销售近十万颗，部署至快手、阿里云、百度云、B站等互联网公司，掩盖快手99.7直播转码业务，相识管事7亿用户。

04

3D堆叠需要跨国从实验室到量产规模

尽管3D堆叠前程宽广，但3D堆叠的工程化难度远传统封装。

先是热管束与散热。在传统的2D平面架构中，裸片产生的热量不错径直传至顶部的均热板（Heat spreader）和散热器中。但在3D架构中，热量必须克服重重空乏，垂直穿透多层硅片、TSV阵列、团聚物底部填充胶（Underfill）以及微凸块界面。关于2.5D集成结构，传统的空气冷却系统在大要300瓦的总功率下仍能防守运作；但当系统转入信得过的3D垂直堆叠时，旦封装总功率过350瓦，基于空气的散热将失，必须强制引入液冷系统与能的热界面材料。

其次是羼杂键合工艺与良率。凸点羼杂铜键合（HCB）要求

三是EDA用具与设想协同。3D设想数据量爆炸增长，IC设想师与封装工程师需度协同；现存EDA用具难以同期处理热、信号、电源完竣多维化，亟需发展热-电-机械协同设想平台。现在3头部EDA企业均有针对3D堆叠芯片设想的些用具撑抓，而反不雅原土EDA企业门作念3D堆叠芯片设想的全经过设想用具还比较少，有些企业可提供针对3D堆叠芯片仿真秩序的部分点用具，但波及到布局布线、多芯片考证、Multi-Die DFT测试等用具，国内仍存在较大空缺。

四是测试与可靠。芯片3D堆叠封装技能的复杂和密度使得测试和可靠成为了个紧迫的挑战。需要开垦新的测试法和修复，以确保封装体的质料和可靠。同期，还需要对封装体进行长期的可靠评估，以确保其在多样环境下的相识责任。

后是拼装复杂与供应链。物理拼装波及不同厚度、不同热推广扫数裸片的精密瞄准，需要密集的热机械认证责任；设想分析数据量远规范封装。这也致芯片3D堆叠封装技能的制变本钱相对较，需要握住化制造工艺和编造制变本钱，让芯片3D堆叠封装技能能够平常地应用于本色居品中。

后摩尔时期，晶体管微缩旯旮益递减，封装已成为“越摩尔”的瑕玷。关于国产AI芯片而言，在制程和端HBM受限的产业实际下，单纯追逐巨头的2.5D+HBM路线已难以形成互异化竞争力。从紫光的紫弦架构到清微智能的3.5D异构堆叠，国产厂商正在阐发：当平面扩展触及物理限，进取助长，用三维维度再行界说芯片的集成式梗概恰是破“内存墙”与“面积墙”、在专家AI算力竞赛中竣事弯说念车的瑕玷场地。联系人：何经理相关词条:玻璃棉     塑料挤出机厂家     钢绞线    管道保温    PVC管道管件粘结胶

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